2045年的计算机芯片会是什么样？

摘要

• 现有设备可能只能支撑先进制程晶圆产出约翻一倍，而非10倍；2030年的供给取决于更广泛的产能扩张。 开场一位未具名的Intel发言人称，AI需求“轻松高出我们最大产能40–50%”。Dwarkesh指出，ASML每年生产的EUV设备不到100台，并称到本世纪末，设备产量大幅提升的计划有限。被问到全球设备是否足以将先进制程晶圆产量提高10倍时，Pushkar Ranade回答：“达不到10倍，但大概能到2倍。”Dwarkesh之后总结的时间表是：现在下单的设备要到2028年到位，新厂房外壳则要到本世纪末前后才能建成；Ranade并未明确确认这一总结。AI算力连续10年每年增长3倍“根本无法持续”，是Dwarkesh的说法。
• AI实验室拿下晶圆厂级产能，是Dwarkesh提出的可能性，并非Ranade的承诺。 Dwarkesh估算，Intel投入数十亿美元资本开支，或可支撑每年约1,000亿美元AI模型收入背后的产能逻辑；他也指出，存储器和产业链其他环节同样重要。他推测AI实验室可能买下产能或保证未来供应。Ranade表示，一些模型公司可能消耗掉整座晶圆厂的硅片产能，也有资金支持这一投入；但这种转变已有“早期迹象”，是Dwarkesh的表述。Dwarkesh建议Intel多买设备时，Ranade最后回应：“如果一年前就知道今天这些情况，我们当时会投得更多。既然现在已经知道，我想我们会增加投资。”
• Ranade认为，Intel在技术上与TSMC只差几个百分点；规模和执行仍是重要短板。 他表示，在性能、功耗或密度上相差几个百分点，“就是吹毛求疵”，更重要的是按时交付，以及良率能否支撑快速爬坡。他反驳了Dwarkesh引用的SemiAnalysis对14A与N2的对标结果。Dwarkesh称，TSMC先进制程晶圆出货量超过Intel的3倍，资本开支约为500亿美元，Intel则约为200亿美元。Ranade表示，晶圆厂成本结构中约80%是固定成本，因此提高产能利用率和良率尤其有价值；他还提到，如今先进制程代工厂只剩3家，而40年前约有20家。
• High-NA EUV是否有价值，取决于芯片架构，而不是单纯比拼设备。 Chris Auth解释，Intel的背面供电放宽了部分正面布线间距要求，因此High-NA对Intel有用；TSMC在没有背面供电的情况下采用更紧密的间距，需要用EUV进行双重图形化。“对他们来说用处不大，对我们来说很有用。”Intel的10nm经历——原定2016年推出，2018年才开始制造——促使公司限制每代制程的创新幅度，并采用阶段门成熟度指标。14A计划从一开始就配备高质量PDK，而18A“起步时没有PDK”。
• Intel退出存储器业务在当下短缺环境中显得代价不小，但Ranade称当时无法预见需求规模；Terafab则是应对需求的另一种方式。 Ranade表示，存储器的供给紧张程度高于算力，同时指出Intel退出DRAM和闪存业务时，没人能预见需求会达到这样的规模。他说Intel正与Elon合作，帮助加快其晶圆厂项目。Dwarkesh指出，设备短缺可能意味着新晶圆厂只是拿到既有供应，并未增加全球净硅片产出；Ranade补充说，晶圆厂还需要电力、水和耗材，并称这些资源比设备更容易扩容。
• 更远期的3D结构是一种可能性，热管理则是限制因素；这不是对2045年的确定预测。 Auth谈到让晶体管在互连结构中悬浮，并探讨未来10年或20年更复杂的3D结构能带来什么。他认为散热是3D器件的限制因素，同时指出系统层面的分析和仿真工具仍处于起步阶段。Dwarkesh另行提醒，技术路线图通常只能看清约4年。
• 混合键合仍有扩展空间，但最密集的未来应用尚属设想。 Tyler Osborn列出互连间距的变化：15年前第一级互连为130–150 µm，如今Foveros大规模量产达到25 µm，研发中的方案已低于10 µm。他提到，今年IEEE ECTC上发表的一篇论文给出了0.45 µm间距器件的可靠性数据。他表示，更细间距的键合未来可能连接芯片之间更低层的互连并降低功耗；达到接近芯片内部互连的水平仍是未来可能性，并非当前量产能力。
• 成本持续上升，正在促使这个风险厌恶的行业提出激进问题。 Ranade表示，晶圆厂成本每4–5年翻一倍，一台High-NA扫描仪加配套设备约需4亿美元。他质疑图形化成本能否继续以这一速度上涨，并问：“如今真的还需要洁净室吗？”他说，没有哪家现有厂商愿意尝试让人进厂吃汉堡、抽雪茄。Kevin Fischer的行事原则是：“如果你非要等一套完整数据，那就已经等太久了。”

精读

1. 推进14A意味着精调2,000道工序，也要吸取10nm的教训

• Chris Auth介绍，14A的开发已超过3年，工艺和设备组合也接近定型。工厂流程大约有2,000道工序，每道都要精细调校，才能稳定地每周重复生产数千片晶圆。缺陷通过线上计量和产线末端电测来发现；TEM截面分析可以定位缺陷所在的层间位置，帮助找出流程中的问题环节。
• Auth回顾10nm时说，Intel设定了激进的“超缩放”目标，并在EUV尚未成熟时，尝试不依赖新设备来实现目标。这个制程最终达到了世界级的良率、性能和成本水平，但所需时间超出预期：原定目标是2016年，直到2018年才开始制造。节目中的新闻片段显示，Intel股价下跌超过15%，TSMC上涨13%。TSMC从2019年起大规模使用EUV；Intel首个EUV制程到2023年才进入产品，因此TSMC使用这些设备的经验约早了4年。
• Intel的制度应对包括针对良率、缺陷和性能设置阶段门成熟度指标，用来判断技术何时能从探索阶段进入开发阶段。Auth的原则是控制每代制程的创新幅度，确保工艺能赶上客户的时间表。

2. High-NA适合Intel，却不适合TSMC——关键在背面供电

• Dwarkesh解释了设备的经济性：High-NA将数值孔径从0.33提高到0.55，单次曝光可打印更小的特征，约为原来的1/1.7。标准EUV设备售价约2亿美元，High-NA设备价格约为其两倍。设备价值取决于能减少多少次图形化步骤；额外步骤既耗时，也会增加缺陷机会。
• Auth表示，Intel和TSMC面对同一设备可能得出不同结论，因为两者的技术架构不同。背面供电放宽了Intel部分正面布线间距要求，因此一些图形可以直接用High-NA打印。TSMC没有背面供电，间距要求更紧，需要采用EUV双重图形化，因此High-NA对其用处较小。在14A中，High-NA是PDK中的一个选项，Intel会与客户逐一讨论是否采用。
• 谈到Intel作为代工厂的学习曲线，节目提到，Intel长期作为IDM经营，并没有正式的PDK流程；18A“起步时没有PDK”。客户反馈已融入工艺开发，14A计划从一开始就提供高质量PDK，并设有0.5、0.9和1.0等成熟度等级。

3. 从“尽量什么都别改”到“抡起大锤拆掉重来”

• Auth对比了80年代和90年代：当时Dennard缩放和光刻推动了可预测的尺寸缩小；而当单靠缩放已不够时，行业进入他所说的“创新黄金时代”。应变硅、高介电常数金属栅、FinFET、全环绕栅和背面供电不断扩充工艺工具箱。他估计，所用材料的数量相比90年代增加了约10倍：“以前是‘尽量什么都别改’（‘try to not change anything’）；现在是‘抡起大锤，把东西拆了重来’（‘take the sledgehammer and start tearing the thing up’）。”
• 全环绕栅花了很长时间才进入量产，部分原因是其他方案已经能先满足性能要求。Auth说：“没必要在不得不做之前就去做。”Intel先后采用应变硅、高介电常数金属栅和FinFET，之后才着手全环绕栅。新材料、设备、气体和加热设备可能都需要供应商发明，研发过程也包括反复尝试并淘汰失败的结构。
• 谈及更长期的可能性时，Auth称全环绕栅“多少是不可避免的”，而剥离衬底、将导线放到背面则“有点超前”。他探讨未来芯片能否把晶体管和互连整合进更复杂的3D结构，视野放在10年或20年后。Dwarkesh补充说，技术路线图通常只能看清约4年。
• Auth将算力的限制归为3项：开关频率、每个开关的功耗和散热。对于3D器件，系统层面的热分析和仿真仍处于起步阶段。他说，热管理是一个限制因素，但“这些问题我们可以解决”。

4. Hot Topics会议现场：数据不完整、外延结节与HotBox 1

• Kevin Fischer负责协助决定如何分配工程资源处理18A问题。他说：“你永远不会有一套完整的数据。如果你非要等一套完整数据，那就已经等太久了。”他的工作是判断应该承担多大风险：“现在就上吗？要不要开始冒险投产？”他说，很多工程师看不到自己的工作如何影响Intel的利润和客户。
• 例子是外延结节：异常的外延生长“就像肿瘤”，会迅速扩大，可能导致一层外延与不该连接的另一层短路，使晶体管无法工作。各团队并行尝试不同修复方法，包括用特殊清洗去除结节，以及消除结节的源头；最先看起来有希望的方案未必最终有效。
• 实验批次可以使用分级的“HotBox”系统。优先级最高的HotBox 1会在每台设备上获得优先权，快速穿过整座工厂，但Fischer说这会拖累工厂效率。他打的比方是，为单个实验留出一条共乘车道。

5. 研究实验室：钌、钴的往返，以及CFET的集成难题

• Jack Kavalieros解释了Intel为何在探索钌，用于极细间距互连。铜通常需要衬层来帮助沉积，并与下方的铜连接；衬层可能占据导电路径的相当一部分。钌无需衬层也能刻蚀。Kavalieros表示，在约20纳米间距处，钌的导电性可能优于铜。
• 钴的例子说明材料选择会变。Intel做出决定时，钴是领先方案；但之后出现的新方案让铜重新成为竞争选项。Kavalieros说，随着制造时间窗口临近，每项技术都会与替代方案重新比较。
• CFET研究使用短流程试验载体，获得结果的速度比完整制造流程快；后者需要1个月或更久。团队可以从二极管、电容器等组件入手，再逐步组合成晶体管。简化版CFET可能只用1根线连接NMOS、另1根线连接PMOS，而不是将4条纳米带叠在另外4条纳米带上。难点包括垂直互连、高深宽比刻蚀，以及在微小空间内填充材料且不留下气隙。
• Dwarkesh问，为什么实验室版本并不意味着CFET已能用于手机，并在问题中提到10年这一时间尺度。回答并未给出明确量产时间：实验室版本经过简化，性能未必优于并排排列的纳米带。技术还要经过许多步骤，包括选用合适的金属和介电材料。材料可能因为接触不牢，或后续工艺与未密封的薄膜发生相互作用而失效。

6. 混合键合正在模糊封装与芯片之间的界线

• Tyler Osborn对比了晶圆对晶圆键合和芯片对晶圆键合：前者常用于CMOS图像传感器，但要求晶粒高度匹配，且需要对应的筛选图；良品和坏品随机分布可能拉低良率。芯片对晶圆键合则可以先测试并挑出已知良品，再将其键合到已知良好的位置。Osborn预计两种方式都会继续使用，并称芯片对晶圆键合适合逻辑芯片之间的连接。
• 互连间距的变化是：15年前第一级互连为130–150 µm，如今Foveros大规模量产达到25 µm，研发中的方案已低于10 µm。Osborn提到，今年IEEE ECTC的一篇论文公布了0.45 µm间距混合键合器件的可靠性数据；这并非当前大规模量产水平。他认为间距还有进一步缩小的空间。
• Osborn表示，如果封装间距能做到约0.5 µm或更小，就可能连接芯片之间更低层的互连，从而降低总IR压降。对于包括客户端设备在内的非AI用途，他强调互连密度和更低的每比特功耗，这意味着在电气性能相同的情况下可以减少发热。

7. 供给上限：有望翻倍，但做不到10倍

• 节目开头，一位未具名的Intel发言人称，AI需求“轻松高出我们最大产能40–50%，我以前从没见过这种情况”。之后Dwarkesh指出，ASML每年生产的EUV设备不到100台，并称预计到本世纪末产量也不会显著增加。Ranade认为EUV是瓶颈之一，但设备短缺不止于EUV：一旦18A等制程被锁定到特定设备，Intel就不能简单换成另一家供应商的设备。
• 被问到全球设备是否足以将先进制程晶圆产量提高10倍时，Ranade回答：“达不到10倍，但大概能到2倍”（“Not 10X, but probably 2X, yes”）。Dwarkesh据此称，如果供应链及其下级供应商不扩大产出，AI行业算力每年增长3倍“根本无法持续”；这是Dwarkesh的判断。
• Dwarkesh之后给出一份时间表总结：边际产出可能在约12个月内上升，但到2030年，产量可能不会比当前预测高多少；设备交期为18个月，现在下的订单要到2028年到位，新厂房外壳则要到本世纪末前后才能建成。节目中没有Ranade明确确认这一总结。谈到14A时，Ranade说Intel会尽量保留不同制程间设备的通用性；18A的设备组合中或许有约80%可以复用。

8. 数十亿美元资本开支、1,000亿美元AI收入：一种购买产能的设想

• Dwarkesh估算，Intel投入约20亿美元资本开支，或可支撑每年约1,000亿美元AI模型收入背后的产能逻辑；他同时指出，存储器和产业链其他参与者也很重要。他推测AI实验室可能买下所有产能，或保证未来供应。Ranade表示，一些模型公司的需求足以消耗整座晶圆厂的硅片产能，也有资金来支持这一投入；节目中所谓这一转变已有“早期迹象”，是Dwarkesh的说法，不是Ranade的判断。
• 谈到Terafab时，Ranade说，Elon意识到自己的业务需要大量硅片，Intel认为自己可以帮助加快晶圆厂项目的启动。Dwarkesh指出，设备瓶颈可能意味着新晶圆厂拿到的是有保障的供应，却没有增加全球净硅片产出。Ranade补充说，晶圆厂还需要电力、水和耗材，并称这些资源比设备更容易扩容。
• Dwarkesh建议Intel承诺多买设备，据称Nvidia已在存储器和其他组件上这么做。Ranade回应：“如果一年前就知道今天这些情况，我们当时会投得更多。既然现在已经知道，我想我们会增加投资。”

9. 追赶TSMC不只看晶体管密度，规模和存储器供应同样受限

• Ranade表示，性能、功耗或面积相差几个百分点，“就是吹毛求疵”；更重要的是按时交付，以及良率能否支撑快速爬坡。他说，一项技术不只包括一种晶体管，还包括低漏电和高性能晶体管、SRAM、模拟电路和RF。他反驳了Dwarkesh引用的14A对比N2基准测试，但节目中没有给出另一组密度数据。Dwarkesh称，TSMC先进制程晶圆出货量超过Intel的3倍，资本开支约为500亿美元，Intel则约为200亿美元；Ranade认为这一比较有些不公平，因为TSMC为许多客户提供代工，而Intel的代工业务主要服务自身。
• Ranade表示，晶圆厂成本结构中约80%是固定成本，因此在同样的厂房规模下，提高利用率、产出和良率可以大幅改善经济效益。他说，先进制程代工厂如今只剩3家，而40年前约有20家。谈到Intel退出DRAM和闪存业务，他说当时有充分理由，也没人能预见需求会如此庞大；如今存储器的供给紧张程度高于算力。
• Ranade表示，晶圆厂成本每4–5年翻一倍，一台High-NA扫描仪加配套设备约需4亿美元。他质疑图形化成本能否继续以这一速度上涨，并提出从零开始审视行业惯例的问题，例如：“如今真的还需要洁净室吗？”他说，没有哪家现有厂商愿意真的在厂房里做吃汉堡、抽雪茄的实验。他还补充，一些CPU设计实践可能也被锁定在30年前形成的路径上。