132: 350亿美元大并购后聊 EDA｜两位芯片工程师的全面科普：壁垒、AI 加速、国产机会
摘要
EDA决定芯片“能不能造、造得好不好、造得快不快”，并直接影响性能、功耗、面积与可靠性。 从几千个晶体管走到百亿乃至千亿级，人力已无法完成设计；工程师虽摸不到流片前的实物，却要依靠EDA反馈功能与物理信息，因此它既是“吃饭的筷子”，也是“幕后定义了所有电子产品的天花板”。
这是一门分发成本很低、客户黏性极强，却无法分享芯片放量收益的“卖铲子”生意。 License可永久买断、按年订阅或按用量收费，功能和使用人数也会影响费用；半导体下行时仍是难以削减的刚性支出，呈现“旱涝保收”；但客户出货从一千万片增至一亿片，EDA厂商通常仍只赚设计阶段的钱，“赚不到量产后的金子钱”。
验证约占芯片项目70%的人力与时间，EDA和验证流程帮助把上亿元级别投资可能遭遇的错误扼杀在流片前。 数十万至数百万行代码要把功能、状态机、分支等覆盖率推至目标，单个大型case可能跑几十分钟至一小时；而“十倍定律”意味着bug越晚发现，修复成本越高，若产品已进入手机、电脑或汽车，损失还会从掩膜版和召回费用升级为“信任的成本”。
EDA的核心壁垒包括大规模算法、晶圆工艺协同和经量产验证的生态，共同构成风险屏障。 同一段Verilog经综合后若网表面积高20%，成本可能直接上升20%；因此客户面对已投入数千万至十亿元的芯片，更愿选择“出了错不会先怀疑工具”的成熟流程，国产厂商即使单点能力不错，也很难撬动主流数字大芯片客户。
AI与EDA形成双向强化：AI芯片把设计复杂度推向极限，AI又把部分验证和布局布线从数周压缩至数天甚至数小时。 跨时钟域问题可从两周至一个月缩到两三天，AI布局布线六小时可达到资深专家两三周的结果；但嘉宾判断AI仍擅长“单点优化”，SoC级协同、sign-off责任和保密要求使经验专家暂时难被替代。
AI更可能先加固三巨头的数据与生态优势，因为Verilog、SystemVerilog、UVM语料恰恰是客户最不愿开放的核心知识产权。 通用模型生成Python尚可，生成可商用Verilog却“非常差”，创业公司首先撞上的就是语料不足；新思、Cadence、ARM等兼具EDA或IP积累的玩家更容易后训练并把能力嵌入既有工具，但客户代码受保密协议约束，不能天然变成训练资产。
新思以350亿美元收购Ansys，指向的不是再添一个工具，而是把芯片、封装、热、电磁和系统仿真串成协同平台。 面向2026—2036年，程曼祺更看重系统级协同，Very老哥则押注AI降低人力与迭代门槛；共同指向是Chiplet、2.5D/3D封装和软硬件全栈正在把竞争单位从单颗芯片推向整个系统。
精读
1. EDA把百亿晶体管变成可制造的“电子大厦”
秋豪用摩天大楼解释EDA：天才建筑师和钢筋水泥仍不够，还需要比例尺、计算器和施工图；EDA回答三个问题——“能不能造出来，造得好不好，造得快不快”。
上世纪八十年代，几百或几千个晶体管尚能手画；如今芯片达到百亿、千亿级，人力已无法把设计想法转成精确图纸。Very老哥的比喻更直接：“EDA相当于我们吃饭的筷子”，也是开车不可缺的方向盘。
性能、功耗、面积分别决定速度、耗电与成本，可靠性则延伸到汽车安全。秋豪的归纳是：“虽然我们看不见EDA，但是这套工具在幕后定义了所有电子产品的天花板。”
2. 架构、验证和后端仍是在数据世界里造房子
架构设计像与业主确定装修清单：几室几厅对应核心数和缓存，水电与网络容量对应总线带宽和内存接口，全屋智能对应专用加速单元；临时增加健身房，则像加入AI或ISP模块。
验证不是检查已建好的房子，而是在EDA中模拟灌满卫生间、让电路过载乃至地震，确认功能、承重、防水与安全约束。后端再处理布局布线、时钟树干扰、信号串扰和DRC，就像安排家具、电线与瓷砖缝隙。
Very老哥特别修正了“装修”类比：直到架构、验证和后端完成，工程师仍只有数据文件，“所有的设计工作都是摸不到最终芯片实物的”；文件交给晶圆厂后，才真正被制造成那栋大楼。
3. 一颗芯片设计完成时，项目往往只走了30%
Very老哥把NRE大头拆成IP采购或自研、后端设计和流片mask：外采IP体现为价格，自研IP体现为工程师人月，例如20名工程师研发一年就是240人月。
设计完成通常只占约30%，其余约70%落在验证；少则几十万、多则数百万行代码，要逐行覆盖，并让功能、状态机、分支和代码覆盖率等指标达到要求，才能达到流片前的sign-off标准。
VIP即Verification IP，是缩短验证周期的重要资产：CPU、高速接口、I/O等模块可购买，验证端也可借助VIP与UVM方法学复用成熟能力。大型项目一个case可能跑几十分钟甚至一小时，单次缩短会在上千次迭代中放大。
4. 测试成本与“十倍定律”把可靠性变成硬约束
文哥补充，DFT与测试同样烧钱：典型大公司每10名设计人员可能配3至4名可测性设计工程师，随后还要测试百亿、千亿级晶体管在制造中是否出现缺陷。
晶圆和封装后的芯片都要上ATE机台；它虽不如光刻机昂贵，但多买几台测试机的成本也可能接近一台光刻机，小公司往往只能按每小时100至200美元租用，测试速度因此直接影响上市时间。
行业“十倍定律”的含义是bug在设计阶段发现最便宜，流片后修复可能多花十倍；若芯片已进入客户的手机、电脑或汽车，代价不仅是可能上千万的掩膜版与召回费用，更是信任和信誉损失。
5. EDA的好生意建立在客户不敢失败之上
软件License可以交付一家、十家或上千家，分发成本差别不大；与每卖一片都有制造成本的芯片相比，这让EDA具有跨周期韧性，秋豪称之为“旱涝保收”。
但客户愿意付费的前提是工具能稳定量产。Very老哥举的量级关系是：可能花100万美元买工具，却用它支撑1亿美元的芯片项目；EDA必须给出充分的理由打动客户，否则软件风险会放大为整个项目的风险。
这门生意也有天花板：芯片公司出货一千万片乃至一亿片，EDA厂商通常不按最终销量分成。Very老哥概括为，它“赚的是设计阶段的铲子钱”，而不是芯片量产后的金子钱。
6. License平滑收入，也把成本变成刚性支出
嘉宾列出几类常见模式：永久授权前期现金压力最大，但长期可摊薄；按年订阅压力居中，却会在行业下行时成为难削减的支出；按用量付费起步压力最小，但新项目突然增加计算量时，成本可能失控。
实际收费还会按功能模块、License数量和使用人数拆分：调试时一个人开GUI与一百个人同时开并非同价。Very老哥的经验是按时间授权较常见，厂商给出功能清单，客户按需要勾选并逐年续期。
7. 国产初创公司的第一批客户未必在中国
程曼祺分享的一次调研颇具反差：国产EDA创业公司早期客户主要来自硅谷初创企业，而非国内小芯片公司。国内大客户预算充足，会直接购买Cadence或新思等成熟工具；部分小客户付费意愿弱，甚至转向盗版。
这使国产创业公司陷入双重困难：大客户不愿承担换工具的项目风险，小客户又未必愿意付费。相比之下，硅谷初创公司虽然订单很小，却可能提供创业初期需要的真实客户与收入。
盗版也不是完整替代方案。秋豪指出，台积电、三星、英特尔、GlobalFoundries和中芯国际等代工厂只认证少量EDA流程，未经认证的工具，甚至盗版工具形成的数据，晶圆厂可能拒绝流片。
8. 三层护城河把先进工艺迁移变成长期竞赛
文哥把壁垒拆为三层：算法要处理物理仿真和计算科学问题；工具必须与晶圆厂新工艺紧密耦合、持续更新设计规则库；完整工具链还要覆盖设计、仿真、验证和测试，形成高迁移成本的生态。
从28纳米迁往更先进工艺，不是简单改参数，可能涉及算法、脚本和工具底层的大幅重构。工具若追不上工艺就可能被淘汰，因此“旱涝保收”的另一面，是持续承受半导体向前推进的重压。
秋豪认为最深的难点仍是算法：百门电路容易收敛，十亿、百亿门规模则连成熟工具也会“捉襟见肘”。新进入者既要算出正确结果，还要在可接受时间和资源内完成，难度并非线性增加。
9. 综合工具先保证“对”，再决定芯片有没有竞争力
从Verilog到网表看似只是流程第一步，实际常需把大芯片拆成hard block分别综合，再以top层整合；工具必须驾驭数量巨大的门与macro，否则连完整设计都处理不了。
正确性可以用formal equivalence等工具比对，但“优”取决于功耗、面积、门数和后端可布线性。同样代码若某工具生成的网表面积高20%，秋豪认为成本可能直接上升20%。
因而客户不会轻易拿新工具冒险：芯片规模越大，不可控因素越多，项目一开始越需要量产记录提供确定性。成熟工具的真正价值是让工程师把精力放在自家电路上，“出了错不会去怀疑工具”。
10. AI芯片首先给EDA制造了一场复杂度通胀
新一代算力芯片大量采用2.5D封装，也讨论了通过TSV堆叠的3D算力芯片；EDA必须覆盖多芯粒从设计、仿真到量产的完整流程，这已对传统工具提出新的规模和流程挑战。
千亿参数模型对应的加速器可能集成百亿乃至千亿晶体管，超大网表会让传统布局布线运行极慢、崩溃重启，甚至根本无法处理。AI需求因此既扩大EDA市场，也迫使工具重写规模上限。
Very老哥把AIGC重新解释为“AI-generated chip”：AI先生成Verilog，再推动网表、GDS乃至生产流程自动化；他的长期设想是，AI可能贯穿“一款芯片从生到死”的全流程。
11. AI对EDA的改造会经历即时压力与长期共生
文哥把进程分为短、中、长期：短期是复杂度立即上升；中期是AI渗入EDA深层流程；长期则是“AI与EDA共生进化”，芯片提供AI算力，AI再反过来改进芯片设计。
他认为共生需要三项突破：用海量工艺库数据训练延时等预测模型；把芯片级与系统级工具链深度整合；获得客户信任，确保confidential数据不会因模型训练或实时交互而泄露。
新思的DSO.ai被用作现实样本：据文哥了解，它已在不少公司使用，可改善性能、功耗和面积即PPA，更快完成设计并提前量产。程曼祺还提到，训练数据可能帮助工程师产生新的设计想法，实时对话有时也可能比提交case等待EDA厂商回复更快。
12. 数周工作正在被压缩到数天或六小时
秋豪举的第一组数据来自跨时钟域分析：问题可能多达上百万条，传统处理需要两周甚至一个月；AI辅助后，有机会在两至三天内完成。
第二个例子来自后端布局布线：AI用约六小时达到具有10至15年经验的专家花两至三周才能达到的水平。这里的价值不只是省工时，还包括更快收敛PPA和缩短上市周期。
秋豪认为，一颗芯片可能已投入1亿元，节省一名专家的成本没有规避失败重要。AI更适合承担通用工作，最终sign-off仍要内部与外部专家共同“挑bug”。
13. 工程师不会被工具替代，但会被迫更换操作界面
主持人的追问是：既然AI能追平资深布局布线专家，专家究竟会被替代，还是只是更轻松？文哥认为，经验少的岗位更易受到影响，经验丰富者承担的判断和责任不易自动化。
秋豪进一步认为，变化在于工程师过去直接操作EDA，现在开始操作EDA中的AI能力；知识体系并未改变，仍是工具，只是“有一个更听话的工具而已”。
文哥认为，AI当前单点优化很强，却不具备国际顶级芯片公司的SoC级系统优化能力。优秀工程师因此不能只会调用工具，还要理解、使用乃至开发AI，把经验沉淀成公司自己的能力。
14. Verilog语料稀缺让AI红利先流向既有巨头
秋豪的实际观察是，通用模型生成Python往往能直接运行或稍作修改，但生成Verilog“非常差”；要进入芯片设计，还需用Verilog、SystemVerilog、SV和UVM等语料做后训练。
问题在于语料最多的往往是已有IP或EDA资产的公司，如ARM、新思和Cadence；芯片公司的GPU、SoC代码则属于核心知识产权，即使与EDA厂商合作，也受保密协议约束，不能被拿去训练大语言模型。
国内已有AI创业公司尝试做Verilog代码生成，但首先遇到的就是“没有语料库”。即便模型只能替工程师写出一个模块的80%，也已有商业价值；只是按照秋豪的判断，这类公司未来也可能被大型EDA厂商收购。
15. EDA三巨头是四十年分工与并购塑造的结果
早期英特尔等IDM会为自身工艺开发内部工具；上世纪八十年代代工模式兴起、集成电路分工细化后，独立IP和EDA公司才获得大规模生长空间。程曼祺还提到，Aart de Geus博士于1986年推动逻辑综合技术并创立新思，推动芯片设计进入自动化时代。
嘉宾按时间回顾了Mentor约1981年、新思1986年、Cadence约1988年的成立，它们伴随个人电脑、CPU和美国芯片黄金期成长，至今已接近四十年，新思进入中国也接近三十年。
文哥基于自己截至2022年的不完全统计称，新思累计收购已超过100家公司，平均每年约三家，可谓“要么在收购，要么就是在收购的路上”；许多今天看似原生的全流程能力，实际来自长期拼图。
16. 三巨头没有合成一家，因为EDA本身就是几十门生意
秋豪提醒，单家公司可能同时使用几十种EDA工具：VCS做仿真、Design Compiler做综合、Formality做形式验证、ICC2做后端，PrimeTime做时序签核，数字、模拟与射频又各有独立方法。
对“为何没有垄断者”的问题，文哥用知乎梗回应：“先问是不是，再问为什么。”前三家或前五家吃掉70%至80%份额已是寡头格局；只是在剩余细分市场，新工艺和新场景仍会不断催生单点机会。
17. 350亿美元并购把竞争单位从芯片推向系统
新思完成对Ansys的350亿美元收购后，可把芯片设计与机械、热力、电磁及封装仿真连接起来，实现从芯片到系统、从设计到物理场的协同优化。
秋豪认为，收购不仅补能力，也能继承Ansys在代工厂和产业链中的生态位；与其从头研发，一次并购可能更快取得认证、客户关系和汽车、航空航天等新增市场入口。文哥则强调，这有助于打通从芯片到系统的全链条方案。
作为工具用户，秋豪认为整合能提升效率，却也坦言“从某个角度讲，其实我们不希望看到寡头”，因为全流程绑定越深，切换成本与供应链依赖也越高。
18. 国产EDA的现实机会先在单点，而非主流大芯片全流程
两位嘉宾都给出直接答案：目前工作中没有使用国产EDA。文哥所在国际大厂缺乏采用动机；Very老哥所在国产芯片公司也不愿让项目承担陌生工具的机会成本，“没有人愿意负这个责”。
相对可行的突破口是模拟、射频、模型或参数提取等细分环节：例如一个LDO大约只有十几个晶体管，核心是优化晶体管宽长比，单点工具若明显更优就能获得客户，而不必先解决大型数字SoC的全流程难题。
Very老哥的路径是先在细分领域“立于不败之地”，形成真实客户群，再靠研发或并购扩张；文哥也强调，即使三巨头拥有全流程能力，它们并非在每个工具节点都是最好。
19. 600至700平方毫米的大芯片把运行时间变成资本成本
文哥观察，AI算力芯片单颗面积常达约600至700平方毫米；芯片越大，EDA迭代越慢。秋豪还指出，大芯片制造良率也更难控制，设计、生产与工具三方同时承压。
芯片投资少则数千万至1亿元，多则10亿元，晚一天上市不仅推迟收入，连资金利息都不可忽略。EDA的关键任务因而是缩短每轮迭代，让上市周期和商业闭环不被复杂度拖垮。
20. 手机、云计算与汽车给EDA出的是三套考题
文哥指出，手机最看重PPA，尤其是功耗与面积。秋豪补充，手机是电源域划分“最复杂、没有之一”的芯片：关屏时大量模块会彻底断电，只留下最小核工作，还需时钟门控、power-down和动态电压调节。
云计算追求大规模算力，EDA需要把十亿、百亿、千亿级布局布线拆成可并行子任务，同时控制时钟树偏差，避免多核同步失效拖累算力利用率。
汽车电子则把可靠性置于首位：车辆可能使用10至20年，芯片要承受约零下30摄氏度至七八十摄氏度环境，并控制老化、建模误差和单点故障率，通过相关认证。
对应方案包括故障注入以加速车规验证，以及从芯片、封装到散热的热耦合仿真，提前暴露热点。共同的PPA之外，不同终端要求EDA理解产品场景，而不只是完成电路计算。
21. 开发者大会既是产品反馈回路，也是Chiplet标准化入口
秋豪把开发者大会视为跨公司的问题集散地：一家客户提出功能需求时，厂商未必立刻行动；几家公司同时提交相似case，就可能推动研发新增功能，第二年客户再把自己的创新带回会议分享。
Very老哥最期待Chiplet方案。受单Die面积与算力需求约束，多芯粒已是可行路线，但芯粒之间的互联、UCIe、IP和EDA流程仍未完全标准化；大型EDA厂商既有行业地位，也有推动标准后获得巨大收益的动力。
22. 2025年的行业关键词是算力、企稳、AI与异构集成
Very老哥给出的三个词是“算力、平稳、AI”：国内投资集中于类GPU、TPU算力芯片；倒闭仍在发生，但新公司也持续诞生，行业趋于企稳；AI同时创造芯片需求并渗入前端、验证和后端流程。
文哥从资本开支说明AI强度：他引用的数据是，谷歌、微软、Meta和亚马逊2025年第二季度合计资本支出870亿美元，创历史新高，AI算力硬件已成为投资中心。
他的另外两个词是“异构集成”和“垂直重构”：CoWoS产能需要排队，面板级、去基板化和扇出等路线并行；新思年初预测2025年50%的新型高性能计算芯片采用2.5D或3D多芯粒设计，文哥判断年底有望达到。
23. 产业链正在从横向分工转向深度绑定
文哥观察，封装已从后道辅助工序变成定义性能的环节，项目立项时就要决定芯粒数量、各自功能与互联方式；异构集成不只是制造选择，而是架构的一部分。
“垂直重构”不必等同于全部收回自营：英特尔以IDM 2.0同时控制设计、制造与封装，三星可能打通存储、逻辑和代工数据；Fabless也与代工、IP、封测和EDA厂商深度绑定，形成一站式协同。
这条变化与AI相连：需求开始由自然语言定义，封装承接单芯片瓶颈，产业伙伴共享更多设计约束。竞争因此从某个工具或某颗Die，逐渐上升到跨层优化能力。
24. 2026—2036年的分歧，是系统协同先兑现还是AI先降门槛
程曼祺选择“系统级协同”：AI中短期仍偏单点优化，而工艺正在慢慢接近极限。她主张以协同为轴，向左连接材料、器件和制造，向右连接算法、框架与场景，再把先进封装、软硬件和PPA纳入同一闭环。
Very老哥仍把AI放在未来五年的中心：资金门槛不会消失，但AI若能减少人力投入、缩短验证和迭代周期，一个精炼小团队便可能完成过去需要大团队的芯片设计，进而催生更多产品和公司。
程曼祺把它类比为当年Fabless降低制造投入、让英伟达等设计公司成长。嘉宾没有把这当成确定结论，而是一次待观察的预言：AI能否再次降低行业入口，取决于它何时从单点工具走向全流程能力。
25. 新人最需要的不是记住工具，而是成为“知识路由器”
程曼祺给出的两项能力是好奇心与解决问题：持续关注新架构、IP、工具和验证方法学，并把每个问题走完“原因—方案—为何更好—如何避免复发”的闭环，才可能成长为专家。
Very老哥借用AMD CEO苏姿丰的建议，选择“快速学习”。学校里的EDA、语言和脚本可能已滞后，工程师要从Perl迁到Python、学习先进工艺并驾驭AI；未来不只是储存知识，而要成为连接碎片信息的“知识路由器”，甚至从工具使用者变成AI训练师。
Very老哥还提醒，芯片设计“百分之七十的工作还是很枯燥的”，说白了是高级搬砖。文哥随后把学习敏捷与好奇心相连，认为工程师要敢于拥抱前沿技术、快速掌握新工具；Very老哥转述的判断是：“未来属于学习敏捷型的工程师”。