第040期 - ASML正在研发混合键合设备，我们找到了相关专利（AI供应链）

摘要

• ASML尚未公布的混合键合设备，将把其前道工艺的精度优势带入由Besi等贴装专业厂商主导的市场。 这一判断基于2025年的专利申请，设备部署还要“数年之后”。芯粒在准备和测量过程中始终放在传送载具上；ASML采取“让晶圆去找芯片”（the wafer to the die）的方式，在键合间距不断缩小之际发挥其计量和晶圆台优势。
• 传送带设计能否实现量产良率，以及能否整合供应商，是ASML面临的关键执行问题。 键合需要六轴对准和无颗粒表面；一个污染物就可能撑开更大一片区域。Howie质疑移动中的测量头如何保持精度，以及数米长的轨道如何保持洁净；Sherry称相关要求“几乎相当于前道工艺”。
• 嘉宾认为，HBM芯粒到晶圆混合键合在2029年前不会落地，甚至未必会落地。 在所述725微米厚度限制内，最理想情况下容量可能提升50%，但加工成本也更高；客户提出的需求反而是，在既定带宽和性能下减少层数。Howie对HBM的结论是“投资回报不划算”；逻辑芯片更能体现其效率优势，关键在于连接更短、更密。
• 中国的逻辑折叠路线图，为混合键合设备带来了另一类需求。 Howie以一款华为手机及其分区设计为例，称其频率可达2.7 GHz；此外，路线图还瞄准了全混合键合的数据中心加速器，甚至计划到2030年实现3层堆叠。相关良率下降意味着“要用更多设备，才能得到同样的良品产出”，体现了中国在工艺受限下继续推进扩产的努力。
• 技术路径分化最明显的证据，已经体现在芯片设计上。 Howie对比了AMD的缓存堆叠与华为将核心内部组件分布到不同层的做法。Sherry认为，国内化正从政府主导转向晶圆厂与供应商协作；出口管制“可能加速”这一进程，但她没有预测政策走向。
• 更大的High-NA掩模版将恢复完整曝光场面积，并支持ASML提高设备售价。 计划在2030年前后采用的6×12英寸掩模版，旨在突破目前约400 mm²的半场限制，恢复至850 mm²；这要求掩模版生产、防尘膜、检测和搬运环节同步调整。Sherry将吞吐量提升与ASML的“基于价值的定价”联系起来；要实现这一收益，整个供应链必须协同推进。

精读

1. ASML的专利勾勒出一种不同的混合键合设备

• Howie说，线索来自Lithos Crafty在Twitter上的提示，以及2025年的专利申请；这款尚未公布的设备距离部署还有“数年”。Sherry认为，有理由相信ASML正在同时推进晶圆对晶圆键合（连接整片晶圆）和芯粒对晶圆键合（逐颗放置芯片）。后者相关专利更多，而目前缺少既成熟、又能同时满足精度和吞吐量要求的设备。Sherry称Besi在芯粒对晶圆键合领域领先；晶圆对晶圆键合的参与者更多，包括EVG、ASML和PDN，不过目前仍由国际老牌厂商主导。
• Besi和ASMPT等现有厂商采用机械臂拾取芯粒、完成对准，再将其放到静止的基底晶圆上。Howie强调，放置时不会施加压力；之后通过退火完成键合。
• ASML提出的传送带方案可能由初创公司SuperTrak供应轨道系统：每颗芯粒从测量到等离子体活化、再到键合，全程留在同一个载具上。各个工位靠近芯粒作业；最后由晶圆上升，与芯粒接合。Howie将这一方式概括为“让晶圆去找芯片”（the wafer to the die），借助ASML在计量和晶圆台搬运方面的优势。
• 随着键合间距缩小，芯粒之间每平方毫米要容纳更多信号。Howie认为，ASML现有的亚纳米级套刻能力，能带来高出一个数量级的精度优势；难点在于把这项能力应用到一种陌生的键合架构中。

2. HBM混合键合的经济性不如逻辑芯片

• Howie认为，逻辑芯片是混合键合的主要应用场景：把功能单元分到2层，可以缩短通信路径，并容纳比模块并排布局更多的连线。其回报是更高的能效，并能在受限面积内更有效地利用硅片。
• 对HBM而言，主要收益是在所述725微米厚度限制内提高密度：混合键合在最佳情况下可能让容量增加50%。散热收益有限；Howie认为信号完整性或许也有所改善，但成本高于回流焊或热压键合。客户实际提出的需求，是在给定带宽和性能下减少层数：“投资回报不划算。”
• Sherry提到，他们对4层堆叠HBM做过经济性分析，也研究了其中的精度和吞吐量难题。他们的判断是，2029年前不会出现HBM芯粒对晶圆混合键合，即使最终会出现也未可知。Howie的原则是：“如果不必用混合键合，就不该用。”
• Jordan以ASML 2024年的路线图追问这一时间判断；该路线图显示，NAND和DRAM都将采用混合键合。Howie提醒，ASML有动机给出乐观预测，因为它希望卖出更多设备。他还提到High-NA的密度预测——每平方毫米3亿、4亿和5亿个晶体管——并称这些目标至今仍远未实现：看待这类预测“要打个折扣”。

3. 良率取决于六轴对准和洁净无尘的轨道

• Howie将套刻和洁净度问题分开讨论。计量系统必须确定芯粒在载具上的位置和晶圆的位置，再沿6个自由度进行补偿，包括X/Y位移、旋转和倾斜，随后沿垂直方向将两个表面贴合。
• 键合从介电氧化物接触开始；之后加热，使铜膨胀并填入剩余间隙。颗粒可能抬起周围硅片，“形成楔形”，导致整片区域失效，而不只是一个连接点。Howie强调，芯粒必须在各工位之间保持洁净。
• Sherry称，混合键合的良率要求“几乎相当于前道工艺”。Howie提出的未解问题包括：测量头移动时如何维持精度、如何控制覆盖数平方米的轨道上的污染，以及如何整合非标工位。ASML可能需要与前处理设备供应商共同设计。Howie认为ASML可以自行负责计量，但也追问设备移动时要如何保持测量精度。

4. 中国的逻辑折叠增加需求，也改变芯片设计

• Howie以华为C2手机为例，称其搭载“9050”芯片，是首款采用混合键合的手机。把SRAM移到下层芯粒后，速度敏感型单元可以靠得更近，从而减少延迟和拥塞；他说，这种设计无需提高电压或功耗，频率就能达到2.7 GHz。让更多硅面积在更低电压下运行，是其基本能效逻辑；折叠设计则进一步带来密集的垂直连接。
• 中国的路线图瞄准在2030年前让数据中心加速器实现完整的“逻辑折叠”，键合间距比TSMC的SoIC更小，甚至计划到2030年实现3层堆叠。Howie说，良率下降意味着“要用更多设备，才能得到同样的良品产出”。Sherry还提到，NAURA和AMEC正通过收购或投资扩展能力。
• Jordan问，地缘政治是否会催生彼此分离的晶圆厂设备体系。Howie表示，EDA领域已经出现分化：AMD的SoIC方案将核心与L3 SRAM分开；华为及其设计合作方则把乘法器、时序中继单元和缓冲器等核心内部模块拆分到不同层。他将自己的回答限定在设计层面。
• Sherry表示：“我们并不擅长预测政策走向。”她观察到，从“今年开始”，国内自给自足的推进方式正从政府主导，转向晶圆厂、设备厂商和EDA供应商之间的协同。她认为，出口管制等政策不会影响这项努力，反而可能因提高本土化激励而加速推进。

5. 更大的High-NA掩模版恢复曝光场面积，并支撑定价

• Jordan提到ASML与TSMC、IFS和Samsung共同开发更大的High-NA光掩模版。Howie解释，沿一个方向缩小8×、另一个方向缩小4×，会使掩模版曝光场面积减半，将芯片面积限制在约400 mm²，而目前为850 mm²。过渡方案会预留拼接区域，或使用非High-NA层来跨越边界连接。
• 计划在2030年前后采用的6×12英寸掩模版，将恢复完整曝光场并提高吞吐量。Howie说，其长边实际上约为11.2英寸，“差不多这个数”，因此能适配现有的FOUP和顶部搬运设备。更大的规格可以让设计人员摆脱半场限制。
• 这一变化会涉及掩模版生产、载具、防尘膜、电子束检测和修复。Howie将所需的协同程度比作2000年代初从8英寸晶圆转向12英寸晶圆。Sherry将吞吐量提升与ASML的“基于价值的定价”联系起来：管理层表示，生产率提高可以支撑更高的设备售价，因此生态系统的转型关系到设备长期单机收入。